Intermediate Level - 2 Tage
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Fast-Track-Verilog für VHDL-Anwender ist ein intensiver 2-tages Umsteigerkurs, welcher die Verwendung der Verilog®-Hardware-Beschreibungssprache für die Entwicklung programmierbarer Logik und von ASICs vermittelt. Er ist nicht für Ingenieure geeignet, welche nicht bereits den Kurs Comprehensive VHDL besucht oder anderweitige gute Praxiserfahrung mit VHDL basierten Designs haben.
Indem die Ähnlichkeiten zwischen den Sprachen VHDL und Verilog und den zugehörigen Entwicklungsumgebungen hervorgehoben, und die Unterschiede deutlich gemacht werden, bringt dieser Kurs die Teilnehmer auf die Überholspur beim Erlernen von Verilog. Er wurde entwickelt, um VHDL-Ingenieure durch das Erlernen von Verilog auf den Übergang zu SystemVerilog-Anwendungen vorzubereiten. (werfen Sie einen Blick auf Termin- und Paket-Optionen mit SystemVerilog for Designers, Comprehensive SystemVerilog und Modular SystemVerilog.)
Um speziellen Anforderungen in Bezug auf Vorort-Trainings Ihres Teams, Kursinhalt, Umfang und Dauer gerecht zu werden, kann das Training an die spezifischen Kundenwünsche angepasst werden. Kontaktieren Sie Doulos, um dies direkt mit uns zu besprechen.
Praktische Übungen umfassen etwa 50% der Unterrichtszeit und sind sorgfältig auf den Inhalt abgestimmt, um diesen zu vertiefen und die Lernerfahrung zu optimieren. Da Doulos eine herstellerunabhängige Firma ist, haben unsere Kunden die Möglichkeit, die Entwicklungswerkzeuge, welche während der praktischen Übungen verwendet werden, selbst zu wählen.
Wer sollte teilnehmen?
- Ingenieure, die in VHDL geübt sind und welche mit Verilog vertraut sein müssen, um SystemVerilog zu evaluieren oder darauf umzusteig
- Ingenieure, die in VHDL geübt sind, aber in der Anwendung von und Interaktion mit Verilog ebenfalls Kompetenz erwerben müssen
Was werden Sie lernen?
- Die Unterschiede und Ähnlichkeiten zwischen VHDL und Verilog
- Wie man die Verilog-Sprache für Hardwareentwicklung und Logik-Synthese verwendet
- Wie man mit Verilog Testumgebungen zur Verifikation Ihres Designs beschreibt
- Wie man übliche Fehler bei der Verilog-Codierung für Synthese vermeidet
Voraussetzungen
Teilnehmer müssen den Doulos Comprehensive VHDL-Kurs (oder einen ähnlichen) besucht haben und müssen eine gute praxisnahe Erfahrung in VHDL und digitaler Schaltungsentwicklung haben. Es wird kein Vorabwissen bezüglich Verilog benötigt.
Kursunterlagen
Doulos' Kursunterlagen haben sich einen Namen als die umfangreichsten und anwenderfreundlichsten Materialien gemacht. Ihr Stil, Inhalt und Umfang sind einzigartig in der HDL-Trainingswelt und haben Sie zu wertvollen Resourcen werden lassen. Die Kursgebühr beinhaltet:
- Vollständig indexierte Kommentare, welche die Unterlagen zu einem eigenständigen Verilog-Nachschlagewerk machen
- Arbeitsbuch voller praktischer Beispiele und Lösungen, um den Teilnehmern zu helfen, das Gelernte anzuwenden
- Doulos Verilog Golden Referene Guide - eine komplette Kurzübersicht der Sprache, Syntax und Semantik inklusive vieler Tipps
Struktur und Inhalt
Introduction
What is Verilog? • Brief history and current status • The PLI • Scope of Verilog • Design flow • Verilog-2001 • SystemVerilog • Verilog books and Internet resources
Differences between VHDL and Verilog
“Philosophy” • Red Tape • Strong typing • Determinisim • Data abstraction • Structure vs behaviour – Nets vs registers • Language structure – architecture, packages, configurations, files • Identifiers • Output ports • Implicit wires • Arrays • Aggregates • Signedness • Operators • Signal vs variables/nets • Process vs initial/always • if, case, loop differences • File i/o • Hierarchical names
Verilog Basics
Modules & ports • Continuous assignments • Comments • Names • Nets and strengths • Design hierarchy • Module instances • Primitive instances • Text fixtures • $monitor • Initial blocks • Logic values • Vectors • Registers • Numbers • Output formatting • Timescales • Always blocks • $stop and $finish • Using nets and variables correctly
Combinational Logic
Event control • If statements • Begin-endw Incomplete assignment and latches • Unknown and don’t care • Conditional operator • Tristates • Case, casez and casex statements • full_case and parellel_case directives • For, repeat, while and forever loops • integers • Self-disabling blocks • Combinational logic synthesis
Sequential Logic
Synthesising flip-flops & latches • Avoiding simulation race hazards • Nonblocking assignments • Asynchronous & synchronous resets • Clock enables • Synthesizable always templates
Other features of Verilog
Verilog operators • Part selects • Concatenation & replication • Shift registers • Conditional compilation • Parameterisation and generate • Hierarchical names • Arithmetic operators and their synthesis • Signed and unsigned values • Memory arrays • RAM modelling and synthesis • $readmemb and $readmemh
Tasks and Functions
Understanding tasks • Task arguments • Task synchronization • Tasks and synthesis • Functions
Test Fixtures
File I/O – Writing to files; File access using MCDs; Reading from files • Automated design verification using Verilog • Force and release • Gate-level simulation • Back annotation using SDF • “Traditional” Verilog libraries • Configuration and libraries • Command-line options • Behavioural modelling
Supplementary Subjects
Behavioural Verilog
Algorithmic coding • Synchronization using waits & event control • Concurrent-disabling of always blocks • Named events • Fork & join • High-level modelling using tasks, Implicit FSMs and concurrent-disabling • Understanding intra-assignment controls • Overcoming clock skew • Blocking and nonblocking assignments • Continuous procedural assignment
Gate Level Verilog
Structural Verilog • Using built-in primitives • Net types & drive strengths • UDPs Gate, net & path delays • Specify blocks • Smart paths • Pulse rejection • Cell library modelling
SystemVerilog
Background • Who is SystemVerilog for? • Current status of SystemVerilog • RTL enhancements • Interfaces • Assertions • Testbenches • C interface
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